論文
公開件数:98件
No. 種別 査読の有無 標題 単著・共著区分 著者 誌名 巻号頁 出版日 ISSN DOI URL
1 一般論文

Evaluation of Physical Unclonable Functions for 28-nm Process Field-Programmable Gate Arrays
共著
Yohei Hori, Toshihiro Katashita, Hyunho Kang, Akashi Satoh, Shinichi Kawamura, and Kazukuni Kobara
Journal of Information Processing
22/ 2, 344-356,
2014/04/01



2 一般論文

A Fast Power Current Simulation of Cryptographic VLSI Circuits for Side Channel Attack Evaluation

Fujimoto, Daisuke, Katashita, Toshihiro, Sasaki, Akihiko, Hori, Yohei, Satoh, Akashi, Nagata, Makoto
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES
E96A/ 12, 2533-2541
2013/12
0916-8508
10.1587/transfun.E96.A.2533

3 一般論文

Bitstream Protection in Dynamic Partial Reconfiguration Systems Using Authenticated Encryption

Hori, Yohei, Katashita, Toshihiro, Sakane, Hirofumi, Toda, Kenji, Satoh, Akashi
IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS
E96D/ 11, 2333-2343
2013/11
0916-8532
10.1587/transinf.E96.D.2333

4 一般論文

Evaluation of Information Leakage from Cryptographic Hardware via Common-Mode Current

Hayashi, Yu-ichi, Homma, Naofumi, Mizuki, Takaaki, Sugawara, Takeshi, Kayano, Yoshiki, Aoki, Takafumi, Minegishi, Shigeki, Satoh, Akashi, Sone, Hideaki, Inoue, Hiroshi
IEICE TRANSACTIONS ON ELECTRONICS
E95C/ 6, 1089-1097
2012/06
0916-8524
10.1587/transele.E95.C.1089

5 一般論文

Fair and Consistent Hardware Evaluation of Fourteen Round Two SHA-3 Candidates

M. Knezevic, K. Kobayashi, J. Ikegami, S. Matsuo, A. Satoh, U. Kocabas, J. Fan, T. Katashita, T. Sugawara, K. Sakiyama, I. Verbauwhede, K. Ohta, N. Homma, and T. Aoki
IEEE Trans. VLSI Syst.
20/ 5, 827-840
2012/05



6 一般論文

A Configurable On-Chip Glitchy-Clock Generator for Fault Injection Experiments

S. Endo, T. Sugawara, N. Homma, T. Aoki, and A. Satoh
IEICE Trans. Fundamentals of Elect., Commu. Comp. Sci.s
E95-A/ 1, 263-266
2012/01



7 一般論文

On-Chip Glitchy-Clock Generator for Testing Fault Injection Attacks

S. Endo, T. Sugawara, N. Homma, T. Aoki, A. Satoh
J. Cryptographic Engineering
1/ 4, 265-270
2011



8 一般論文

High-Performance Architecture for Concurrent Error Detection for AES Processors

T. Sugawara, N. Homma, T. Aoki, and A. Satoh
IEICE Fundamentals of Elect., Commu. Comp. Sci
E94-A/ 10, 1971-1980
2011/10



9 一般論文

Systematic Design of RSA Processors Based on High-Radix Montgomery Multipliers

A. Miyamoto, N. Homma, T. Aoki, A. Satoh, A. Shamir
IEEE Trans. VLSI Sys.
19/ 7, 1136-1146
2011/07



10 一般論文

A Design Methodology for a DPA-Resistant Circuit with RSL Techniques

D. Suzuki, M. Saeki, K. Shimizu, A. Satoh, T. Matsumoto
IEICE Trans. Fundamentals of Elect., Commu. Comp. Sci.
E93-A/ 12, 2497-2508
2010/12



11 一般論文

RSA暗号プロセッサ自動生成システムの設計と評価

馬場祐一, 宮本篤志, 本間尚文, 青木孝文, 佐藤証
情報処理学会論文誌
51/ 9, 1847-1858
2010/09



12 一般論文

Profiling Attack using Multivariate Regression Analysis

T. Sugawara, N. Homma, T. Aoki, A. Satoh
IEICE Elect. Express
7/ 15, 1139-1144
2010/08



13 一般論文

Secure Implementation of Cryptogpraphic Modules -Development of Standard Evaluation Environment for Side Channel Attacks-

A. Satoh, T. Katashita, H. Sakane
Synthesiology - English edition
3/ 1, 86-95
2010/07



14 一般論文

Comparative Power Analysis of Modular Exponentiation Algorithms

N. Homma, A. Miyamoto, T. Aoki, A. Satoh, A. Shamir
IEEE Trans. Comp.
59/ 6, 795-807
2010/06



15 一般論文

暗号モジュールの安全な実装を目指して ― サイドチャネル攻撃の標準評価環境の構築 ―

佐藤証, 片下敏宏, 坂根広史
Synthesiology
3/ 1
2010/03



16 一般論文

暗号モジュールへのサイドチャネル攻撃とその安全性評価の動向

本間尚文, 青木孝文, 佐藤証
電子情報通信学会論文誌
J93-A/ 2, 42-51
2010/02



17 一般論文

RSA暗号プロセッサのFPGA実装に対する平文選択型SPAの評価

宮本篤志, 本間尚文, 青木孝文, 佐藤証
電子情報通信学会論文誌
J92-D/ 12, 2168-2180
2009/12



18 一般論文

ハッシュ関数Whirlpoolの高スケーラブル回路アーキテクチャ

菅原健, 本間尚文, 佐藤証, 青木孝文
情報処理学会論文誌
50/ 11, 2618-2632
2009/11



19 一般論文

High-Performance Hardware Archuitectures for Galois Counter Mode

A. Satoh, T. Sugawara, T. Aoki
IEEE Trans. Comp.
58/ 7, 917-930
2009/07



20 一般論文

A High-Resolution Phase-Based Waveform Matching and Its Application to Side-Channel Attacks

N. Homma, S. Nagashima, T. Sugawara, T. Aoki, A. Satoh
IEICE Trans.
91-A/ 1, 193-202
2008/01



21 一般論文

Unified Hardware Architecture for the Secure Hash Standard

A. Satoh
Embedded Cryptographic Hardware: Methodologies & Architectures
1-16
2007/01



22 一般論文

ASIC-Hardware-Focused Comparison for Hash Functions MD5, RIPEMD-160, and SHS

A. Satoh, T. Inoue
VLSI J.
40/ 1, 3-10
2007/01



23 一般論文

SHA-1の攻撃専用ハードウェアのアーキテクチャとコストに関する考察

佐藤証
情報処理学会論文誌
47/ 7, 2182-2193
2006/07



24 一般論文

On-demand design service innovations

S. Shimizu, H. Ishikawa, A. Satoh, T. Aihara
IBM J. R&D
48/ 5/6, 751-766
2005/03



25 一般論文

A 10 Gbps Full-AES Crypto Design with a Twisted-BDD S-Box Architecture

S. Morioka, A. Satoh
IEEE Trans. VLSI Sys.
12/ 7, 686-691
2004/07



26 一般論文

共通鍵暗号AESの低消費電力論理回路構成法

森岡澄夫, 佐藤証
情報処理学会論文誌
44/ 5, 1321-1328
2003/05



27 一般論文

A Scalable Dual-Field Elliptic Curve Cryptographic Processor

A. Satoh, K. Takano
IEEE Trans. Comp.
52/ 1, 449-460
2003/01



28 一般論文

GF(p)上の楕円曲線暗号回路のスケーラブル・アーキテクチャ

佐藤証, 高野光司, 大庭信之
電子情報通信学会論文誌電子情報通信学会論文誌
J85-A/ 11, 1264-1272
2002/11



29 一般論文

Lempel-Zivデータ圧縮機能を備えたポストスクリプトプリンタコントローラ

佐藤証, 上田眞, 佐藤剛士
電子情報通信学会論文誌
J81-C2/ 8, 710-718
1998/08



30 一般論文

連想メモリを用いたLempel-Zivデータ圧縮回路の小型・高速化と圧縮率の向上

佐藤証
電子情報通信学会論文誌
J81-C2/ 7, 645-653
1998/07



31 一般論文

連想メモリを用いたLempel-Ziv型高速データ圧縮回路

佐藤証, 新島秀人
電子情報通信学会論文誌
J77-C2/ 12, 573-579
1994/12



32 一般論文

A 14-ns 4-Mb CMOS DRAM with 300-mW Active Power

T. Kirihata, S. H. Dhong, K. Kitamura, T. Sunaga, Y. Katayama, R. E. Scheuerlein, A. Satoh, Y. Sakaue, K. Tobimatsu, K. Hosokawa, T. Saitoh, T. Yoshikawa, H. Hashimoto, M. Kazusawa
IEEE J. Solid-State Circuits
27/ 9, 1222-1228
1992/09



33 一般論文

A Pulsed Sensing Scheme with a Limited Bit-Line Swing

R. E. Scheuerline, Y. Katayama, Y. Sakaue, A. Satoh, T. Sunaga, T. Yoshikawa, K. Kitamura, S. H. Dhong
IEEE J. Solid-State Circuits
27/ 4, 678-682
1992/04



34 招待論文

暗号ハードウェアの実装性能と物理的安全性評価

片下敏宏,佐藤証
電子情報通信学会論文誌
95-A/ 5, 392-406
2012/05



35 国際会議プロシーディングス等

Performance Evaluation of the First Commercial PUF-embedded RFID

H. Kang, Y. Hori, A. Satoh
Proc. of GCCE 2012
5-8
2012/10



36 国際会議プロシーディングス等

SASEBO-GIII: A Hardware Security Evaluation Board Equipped with a 28-nm FPGA

Y. Hori, T. Katashita, A. Sasaki, A. Satoh
Proc. of GCCE 2012
657-660
2012/10



37 国際会議プロシーディングス等

Electromacgnetic Side-channel Attack against 28-nm FPGA Device

Y. Hori, T. Katashita, A. Sasaki, A. Satoh
Proc. of WISA 2012
16-18
2012/08



38 国際会議プロシーディングス等

Pseudo-LFSR PUF: A Compact, Efficient and Reliable Physical Unclonable Function

Y. Hori, H. Kang, T. Katashita, A. Satoh:
Proc. Reconfig 2011
223-228
2011/11



39 国際会議プロシーディングス等

Side-Channel Attack Standard Evaluation Board SASEBO-W for Smartcard Testing

T. Katashita, Y. Hori, H. Sakane, A. Satoh
Proc.of NIAT 2011
1-
2011/09



40 国際会議プロシーディングス等

A Fast Power Current Analysis Methodology Using Capacitor Charging Model for Side Channel Attack Evaluation

D. Fujimoto, M. Nagata, T. Katashita, A. Sasaki, Y. Hori, A. Satoh
Proc. of HOST 2011
87-92
2011/06



41 国際会議プロシーディングス等

How Can We Conduct Fair and Consistent Hardware Evaluation for SHA-3 Candidate?

S. Matsuo, M. Knezevic, P. Schaumont, I. Verbauwhede, A. Satoh, K. Sakiyama, K. Ota
Proc. of SHA-3
1-
2010/08



42 国際会議プロシーディングス等

Electromagnetic Information Leakage for Side-Channel Analysis of Cryptographic Modules

N. Homma, T. Aoki, A. Satoh
Proc. of EMC2010
97-102
2010/07



43 国際会議プロシーディングス等

Development of an on-chip micro shielded-loop probe to evaluate performance of magnetic film to protect a cryptographic LSI from electromagnetic analysis

M. Yamaguchi, H. Toriduka, S. Kobayashi, T. Sugawara, N. Homma, , A. Satoh, T. Aoki
Proc. of EMC 2010
103-108
2010/07



44 国際会議プロシーディングス等

Information Leakage from Cryptographic Hardware via Common-Mode Current

Y. Hayashi, T. Sugawara, Y. Kayano, N. Homma, T. Mizuki, A. Satoh, T. Aoki, S. Minegishi, H. Sone, H. Inoue
Proc. of EMC 2010
109-114
2010/07



45 国際会議プロシーディングス等

Hardware Implementations of Hash Function Luffa

A. Satoh, T. Katashita, T. Sugawara, T. Aoki, N. Homma
Proc. of HOST 2010
102-106
2010/06



46 国際会議プロシーディングス等

Prototyping Platform for Performance Evaluation of SHA-3 Candidates

K. Kobayashi, J. Ikegami, M. Knezevic, E. X. Guo, S. Matsuo, S. Huan, L. Nazhandali, U. Kocabas, J. Fan, A. Satoh, P. Schaumont, I. Verbauwhede, K. Sakiyama, K. Ohta
Proc. HOST 2010
60-63
2010/06



47 国際会議プロシーディングス等

DPA Characteristic Evaluation of SASEBO for Board Level Simulations

T. Katashita, A. Satoh, K. Kikuchi, H. Nakagawa, M. Aoyagi
Proc. of COSADE 2010
36-39
2010/02



48 国際会議プロシーディングス等

Biasing power traces to improve correlation power analysis attacks

Y. Kim, T. Sugawara, N. Homma, T. Aoki, A. Satoh
Proc. of COSADE 2010
77-80
2010/02



49 国際会議プロシーディングス等

Is the Differential Frequency-based Attack Effective against Random Delay Insertion?

Y. Lu, K. H. Boey, M. O'Neill, J. V. McCanny, A. Satoh
Proc. of SiPS2009
51-56
2009/10



50 国際会議プロシーディングス等

A Design Methodology for a DPA-Resistant Cryptographic LSI with RSL Techniques

M. Saeki, D. Suzuki, K. Simizu, and A. Satoh
Proc. of CHES 2009
LNCS 5747, 189-204
2009/09



51 国際会議プロシーディングス等

Side Channel Attack to Magnetic Near Field of Cryptographic LSI and its Countermeasure by means of Magnetic Thin Film

M. Yamaguchi, H. Toriduka, S. Kobayashi, T. Sugawara, N. Homma, A. Satoh, T. Aoki
Proc. of SMM19
A3-11
2009/09



52 国際会議プロシーディングス等

Mechanism behind Information Leakage in Electromagnetic Analysis of Cryptographic Modules

T. Sugawara, Yuichi Hayashi, N. Homma, T. Mizuki, K. Omura, S. Minegishi, T. Aoki, A. Satoh
Proc. of WISA 2009
LNCS 5932, 66-78
2009/08



53 国際会議プロシーディングス等

Development of Side-channel Attack Standard Evaluation Emvironment

T. Katashita, A. Satoh, T. Sugawara, N. Homma, T. Aoki
Proc. of ECCTD '09
403-408
2009/08



54 国際会議プロシーディングス等

Differential Power Analysis of AES ASIC Implementations with Various S-box Circuits

T. Sugawara, N. Homma, T. Aoki, A. Satoh
Proc. of ECCTD '09
395-398
2009/08



55 国際会議プロシーディングス等

Spectrum Analysis on Cryptographic Modules to Counteract Side-Channel Attacks

T. Sugawara, Y. Hayashi, N. Homma, T. Aoki, T. Mizuki, H. Sone, A. Satoh
Proc. of EMC '09
21-24
2009/07



56 国際会議プロシーディングス等

An Analysis of Information Leakage from a Cryptographic Hardware via Common-Mode Current

Y. Hayashi, T. Sugawara, Y. Kayano, N. Homma, T. Mizuki, A. Satoh, T. Aoki, S. Minegish, H. Sone, T. Inoue
Proc. of EMC '09
17-20
2009/07



57 国際会議プロシーディングス等

Evaluation of Simple/Comparative Power Analysis against an RSA ASIC Implementation

A. Miyamoto, N. Homma, T. Aoki, A. Satoh
Proc. of ISCAS 2009
2918-2912
2009/05



58 国際会議プロシーディングス等

Compact and High-speed Hardware Architectures for Hash Function Tiger

A. Satoh
Proc. of ISCAS 2009
1401-1404
2009/05



59 国際会議プロシーディングス等

An Experimental Comparison of Power Analysis Attacks against RSA Processors on ASIC and FPGA

A. Miyamoto, N. Homma, T. Aoki, A. Satoh
Proc. of SASIMI 2009
58-63
2009/03



60 国際会議プロシーディングス等

Bitstream Encryption and Authentication using AES-GCM in Dynamically Reconfigurable Systems

Y. Hori, A. Satoh, H. Sakane, K. Toda
Proc. of IWSEC 08
LNCS 5312, 261-278
2008/12



61 国際会議プロシーディングス等

Enhanced Correlation Power Analysis using Key Screening Technique

T. Katashita, A A. Satoh, T. Sugawara, T. Aoki
Proc. of Reconfig '08
403-408
2008/12



62 国際会議プロシーディングス等

Systematic design of high-radix Montgomery multipliers for RSA Processors

A. Miyamoto, N. Homma, T. Aoki, A. Satoh
Proc. of ICCD 2008
403-408
2008/10



63 国際会議プロシーディングス等

Chosen-Message SPA Attacks against FPGA-based RSA Hardware Implementations

A. Miyamoto, N. Homma, T. Aoki, A. Satoh
Proc. of FPL 08
35-40
2008/09



64 国際会議プロシーディングス等

Bitstream Encryption and Authentication with AES-GCM in Dynamically Reconfigurable Systems

Y. Hori, A. Satoh, H. Sakane, K. Toda
Proc. of FPL 08
23-28
2008/09



65 国際会議プロシーディングス等

Compact ASIC Architectures for the 512-bit Hash Function Whirlpool

T. Sugawara, N. Homma, T. Aoki, A. Satoh
Proc. of WISA 2008
LNCS 5379, 28-40
2008/09



66 国際会議プロシーディングス等

High-performance Concurrent Error Detection Scheme for AES Hardware

A. Satoh, T. Sugawara, N. Homma, T. Aoki
Proc. of CHES 2008
LNCS 5154, 100-112
2008/08



67 国際会議プロシーディングス等

Collision-based Power Analysis of Modular Exponentiation Using Chosen-message Pairs

N. Homma, A. Miyamoto, T. Aoki, A. Satoh, A. Shamir
Proc. CHES 2008
LNCS 5154, 15-29
2008/08



68 国際会議プロシーディングス等

High-performance ASIC Implementations of the 128-bit Block Cipher CLEFIA

T. Sugawara, N. Homma, T. Aoki, A. Satoh
Proc. of ISCAS 2008
2925-2928
2008/05



69 国際会議プロシーディングス等

ASIC Hardware Implementations for 512-Bit Hash Function Whirlpool

A. Satoh
Proc. of ISCAS 2008
2917-2920
2008/05



70 国際会議プロシーディングス等

Enhanced Power Analysis Attack Using Chosen Message Against RSA Hardware Implementations

A. Miyamoto, N. Homma, T. Aoki, A. Satoh
Proc. of ISCAS 2008
3282-3285
2008/05



71 国際会議プロシーディングス等

High-Speed Pipelined Hardware Architecture for Galois Counter Mode

A. Satoh
Proc. ISC 2007
LNCS 4779, 118-129
2007/10



72 国際会議プロシーディングス等

ASIC performance comparison for the ISO standard block ciphers

T. Sugawara, N. Homma, T. Aoki, A. Satoh
Proc.of JWIS 2007
1-
2007/08



73 国際会議プロシーディングス等

DPA using Phase-Based Waveform Matching against Random-Delay Countermeasure

S. Nagashima, N. Homma, Yuichi Imai, T. Aoki, A. Satoh
Proc. of ISCAS 2007
1807-1810
2007/05



74 国際会議プロシーディングス等

SPA against RSA Processor with High-Radix Montgomery Multiplier on an FPGA

A. Miyamoto, N. Homma, T. Aoki, A. Satoh
Proc. of ISCAS 2007
1847-1850
2007/05



75 国際会議プロシーディングス等

A High-performance ASIC Implementation of the 64-bit Block Cipher CAST-128

T. Sugawara, N. Homma, T. Aoki, A. Satoh
Proc. of ISCAS 2007
1859-1862
2007/05



76 国際会議プロシーディングス等

High-Speed Parallel Hardware Architecture for Galois Counter Mode

A. Satoh
Proc. of ISCAS 2007
1863-1866
2007/05



77 国際会議プロシーディングス等

High-Resolution Side-Channel Attack Using Phase-Based Waveform Matching

N. Homma, S. Nagashima, Y. Imai, T. Aoki, A. Satoh

LNCS 4249, 187-200
2006/10



78 国際会議プロシーディングス等

High-Speed Hardware Architectures for Authenticated Encryption Mode GCM

A. Satoh
Proc. of ISCAS 2006
4831-4834
2006/05



79 国際会議プロシーディングス等

Hardware Architecture and Cost Estimates for Breaking SHA-1

A. Satoh
Proc. of ISC 2005
LNCS 3650, 259-273
2005/09



80 国際会議プロシーディングス等

ASIC-Hardware-Focused Comparison for Hash Functions MD5, RIPEMD-160, and SHS

A. Satoh, T. Inoue

1, 532-537
2005/04



81 国際会議プロシーディングス等

Unified Hardware Architecture for 128-bit Block Ciphers AES and Camellia

A. Satoh, Sumio Morioka
Proc. of CHES 2003
LNCS 2779, 304-318
2003/10



82 国際会議プロシーディングス等

Hardware-Focused Performance Comparison for the Standard Block Ciphers AES, Camellia, and Triple-DES

A. Satoh, S. Morioka
Proc. of ISC 2003
LNCS 2851, 252-266
2003/10



83 国際会議プロシーディングス等

Compact Hardware Architecture for 128-bit Block Cipher Camellia

A. Satoh, S. Morioka
Proc. of Third NESSIE Workshop
1-
2002/11



84 国際会議プロシーディングス等

Small and High-Speed Hardware Architectures for the 3GPP Standard Cipher KASUMI

A. Satoh, S. Morioka
Proc. of ISC 2002
LNCS 2433, 48-62
2002/10



85 国際会議プロシーディングス等

10 Gbps Full-AES Crypto Hardware with Twisted-BDD S-Box Architecture

S. Morioka, A. Satoh
Proc. of ICCD 2002
98-103
2002/09



86 国際会議プロシーディングス等

An Optimized S-Box Circuit Architecture for Low Power AES Design

S. Morioka, A. Satoh
Proc. of CHES 2002
LNCS 2523, 172-186
2002/08



87 国際会議プロシーディングス等

Hardware Resource and Performance Optimization for Elliptic Cureve Cryptography

K. Takano, A. Satoh, N. Ohba
Proc. COOL Chips IV
1-
2001



88 国際会議プロシーディングス等

A Compact Rijndael Hardware with S-Box optimization

A. Satoh , S. Morioka, K. Takano, S. Munetoh
Proc. of ASIACRYPT 2001
LNCS 2248, 239-254
2001/12



89 国際会議プロシーディングス等

A High-Speed MARS Hardware

A. Satoh, N. Ooba, K. Takano, E. D'Avignon
Proc. of AES3
305-316
2000/04



90 国際会議プロシーディングス等

TATSU - Hardware Accelerator for Public-Key Cryptography using Montgomery Method

K. Takano, A. Satoh, N. Ohba
Proc. of COOL Chips III
1-
2000/04



91 国際会議プロシーディングス等

Development of a High Bandwidth Merged Logic/DRAM Multimedia Chip

W. K. Luk, Y. Katayama, W. Hwang, M. Wordeman, T. Kirihata, A. Satoh, S. Munetoh, H. Wong, B. El-Kareh, P. Xiao, R. V. Joshi
Proc. of ICCD '97
279-285
1997/10



92 国際会議プロシーディングス等

A High-Speed Small RSA Encryption LSI with Low-Power Dissipation

A. Satoh, Y. Kobayashi, H. Niijima, N. Ooba, S. Munetoh, S. Sone
Proc. of ISW '97
LNCS 1396, 174-187
1997/09



93 国際会議プロシーディングス等

A Pulsed Sensing Scheme with a Limited Bit-Line Swing

R. E. Scheuerline, Y. Katayama, Y. Sakaue, A. Satoh, T. Sunaga, T. Yoshikawa, K. Kitamura, S. H. Dhong
Proc. of VLSI Symposium 1991
7-4
1991/05



94 解説

暗号モジュールの標準評価ボードを開発―ハードウエアのセキュリティ向上と国際標準規格策定に貢献

佐藤証
産総研TODAY
2010/ 02, 16-
2010/02



95 解説

暗号モジュールの安全な実装と標準評価指針策定への取り組み

佐藤証
JITA ニュースレター, (財)日本産業技術振興協会
19-
2008/10



96 解説

電子社会を推進する暗号技術:暗号ハードウェア実装性能と安全性評価

佐藤証, 山岸篤弘
情報処理学会誌
45/ 11, 1123-1127
2004/11



97 解説

ハードウェア実装に適した共通鍵ブロック暗号とは

佐藤証
Break Through
187/ 3, 2-6
2002/03



98 解説

MARSの特徴と狙い

佐藤証
電子情報通信学会誌
7
2000/07